为什么在verilog HDL不直接使用运算符

既然在vrilog HDL中有乘法运算符，为什么不使用，它和其他的乘法设计有什么区别？同样的问题对于加法器，乘法器的设计。没钱了不能给赏，感激不尽

第1个回答推荐于2016-09-06

在verilog设计中是可以使用乘法器的，只不过直接使用verilog的乘法器有一些不好的地方：
1、直接使用verilog的乘法器综合后是一个组合逻辑的乘法器，其需要面积（逻辑门）大，输出时序不稳定。
2、综合后的乘法器因为是组合逻辑，经过多级逻辑门，时序很差容易出时序问题，在FPGA上跑起来会很慢。
一般的乘法器设计会上上述两个问题（特别是第二点）优化掉.比如将一个乘法操作采用多个时钟周期实现，或者采用优化的算法实现。本回答被提问者采纳

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请问verilog里大括号{}在四则运算中的用法?答：大括号是常见的标点符号，在数学里表示某些运算要优先进行，如果一个算式里既有小括号、中括号，又有大括号，我们得先算小括号里面的，再算中括号里面的，最后算大括号里面的。希望我能帮助你解疑释惑。

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