verilog HDL中能否调用子程序

Question

如题所述

Answer 1

首先明确一个问题，verilog是硬件语言，不存在程序这样说法，程序是软件的叫法，这里交代吗。至于调用的问题，是绝对没问题的，一个顶层模块可以包含任意个底层模块这是没问题的，只需要一个例化语句。如果还有什么问题可以继续追问

Answer 2

这个叫做模块的例化，
例化语法
一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实例化语句形式如
下：
module_name instance_name(port_associations) ;

信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。端口关联形式如下：
port_expr / / 通过位置。
.PortName (port_expr) / / 通过名称。
例[1]：
....
module and （C，A，B）；

input A，B；
output C；

...
and A1 (T3, A, B ); //实例化时采用位置关联，T3对应输出端口C，A对应A，B对应B。
and A2（ //实例化时采用名字关联，.C是and 器件的端口，其与信号T3相连
.C（T3），
.A（A），
.B（B）

）；

我是初学者，希望对你有帮助本回答被网友采纳

Answer 3

可以，采用例化语句。

参考资料：http://wenku.baidu.com/view/06b8d01c650e52ea551898ff.html