verilog中can't synthesize current design design doesn't contain any logic，真是什么意思？

Question

我在一个工程中新建一个文件，然后在这个工程下又建了一个测试文件，仿真的时候总是出现问题，下面是我的功能程序和测试程序，大神们救救我吧
这是一个16*16的乘法器。其他地方说是测试程序不能综合，我也看不懂，各位谁能告诉我怎么修改，才能让我仿真出来乘法器的效果，我需要在测试程序中输入，然后仿真出结果的
//test program
`timescale 1ns/1ns
module test;
reg[15:0] opa,opb;
wire[15:0] out;
reg clr,clk;
parameter DELY = 100;
multiplier m1(opa,opb,out);
always #(DELY) clk = ~clk;
initial begin
clr = 1;clk = 0;opa = 16'd0;opb = 16'd0;
#DELY clr = 0;opa = 16'd1;opb =16'd10;
#DELY opa =16'd2;opb = 16'd10;
#DELY opa =16'd3;opb = 16'd10;
#DELY opa =16'd4;opb = 16'd10;
#DELY opa =16'd5;opb = 16'd10;
#DELY opa =16'd6;opb = 16'd10;
#DELY opa =16'd7;opb = 16'd10;
#DELY opa =16'd8;opb = 16'd10;
#DELY opa =16'd9;opb = 16'd10;
#DELY opa =16'd10;opb = 16'd10;
#DELY $finish;
end
initial $monitor($time,,,"clr = %b opa = %d opb = %d",clr,opa,opb,out);
endmodule

以上是我的测试程序，
multiplier m1(opa,opb,out); 是另一个程序的模块，我是个初学者，问题显得很业余，还望各位大神救救我

Answer 1

multiplier m1(opa,opb,out);

这个模块文件有没有放在同一个目录，或者include它。
可能是仿真器没办法加载模块，认为当前设计没有任何电路。
有帮助请采纳，谢谢！

Answer 2

你试试看always #(DELY) clk = ~clk;这句话

改成always #(DELY/2) clk = ~clk;